O IMEC acaba de atualizar seu roteiro para semicondutores, e a informação mais impressionante é uma data: 2038. Esse é o ano em que, segundo este centro de pesquisa belga, a indústria começará a produzir circuitos integrados de classe 3 com dimensões de angstrom (0,3 nanômetro).
Esta não é a primeira vez que discutimos esse marco; há pouco mais de um ano, analisamos um slide do IMEC no Xataka que previa esse salto para 2035. A nova previsão o adia em três anos, mas, em contrapartida, nos oferece algo muito mais valioso: como chegar lá.
CEO da Microsoft, Satya Nadella, afirmou: "A sociedade não tolerará que apenas algumas empresas dominem todo o aprendizado"
-vf964kdep10h.png)
Onça-pintada que 'invadiu' empresa e brincou com próprio reflexo é capturada após quase 50 dias de monitoramento
ONU alerta para El Niño forte de julho a setembro, com impactos climáticos por vários meses
Porque, para atingir 0,3 nm, simplesmente aprimorar a fotolitografia não é suficiente. O IMEC afirma que o espaçamento entre os contatos de polissilício, a distância mínima entre os transistores que por décadas tem sido o principal indicador de progresso tecnológico, deixará de diminuir significativamente após a geração A10, prevista para 2030 ou 2031.
A partir daí, simplesmente reduzir o tamanho dos transistores não será mais suficiente para aumentar a densidade; eles precisarão ser empilhados. Essa mudança de paradigma tem um nome: transistores CFET (Complementary FET).
Essa estratégia não é nova, embora até agora fosse uma promessa distante. E o interessante é que o roteiro do IMEC define uma data e um contexto para ela, conectando-a diretamente com tudo o que explicamos em nossos artigos dedicados aos equipamentos de fotolitografia UVE Hyper-NA. Essas máquinas serão necessárias para a fabricação desses chips, embora ainda estejam sendo ...
Matérias relacionadas
Nem a Europa resistiu: a cidade alemã onde o asfalto começou a derreter por causa do calor extremo
